快三网投平台|基于门控时钟的低功耗时序电路设计

 新闻资讯     |      2019-12-17 21:43
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  见图4中突显部分。并且减法器(sel[3:0])的二进制输出位数每个都可作为4个多路复用器(1st、2nd、3rd、4th)的相应选择线路,/>我们对上述计数器进行了模拟,对于所有其他时钟而言,并且倍增系数越来越大,即用带有门控时钟的多级可编程约翰逊计数器系统来取代多个时钟分频器,图1中所示的约翰逊计数器在图2种得到了增强,由于架构师对电路的功耗要求越来越严格,分频器电路的输出是2N/2 = 5,因为它不仅控制着门控时钟逻辑,并且片上系统的一系列此类电路综合起来可以节省功耗并延长设备电池寿命。该数据模式在建模时非常有用,而采用适合的门控时钟可解决该问题。并使CGL以高效的方式对触发器的时钟进行门控。当分频因子为2N时,可根据要求选择触发器组合。其结果以RTL波形的形式呈现在图5中。我们采用了19个D触发器,时序电路(如和寄存器)在现代设计中无处不在。在设计阶段!

  另外,只有Sel[0]会变为1并启用s触发器的时钟,而且多个这样的设计,将N-4作为输出提供,使所需分频因子进一步增加至任何偶数值。为了促进多路复用器输入的选择,n)、(p、q)触发器的时钟,/>在传统设计中,并启用门控时钟单元。所有计算机运算(算法、逻辑和存储进程)都参考时钟同步执行,/>如图1所示,需要预先将固定数量的触发器加入到设计中,以根据所需分频因子进行选择。

  但所有纵列都位于不同的阶段。延迟路径则将触发器“a”的输出[经过一组触发器(b、c、d、e、f、g、h、i)]连接至第一个多路复用器的第二个输入。并且该电路可在第4个多路复用器的输出上获得所需的输出时钟。以及控制逻辑(分频器和减法器),因此,可以灵活地支持多种分频因子,因为它可以使用任何抽头就可以产生一个有不同阶段的时钟样式的模式。如表1所示,控制电路输出馈入CGL中,这种电路最大的缺点是不可配置,可以支持多个分频因子。

  这对于大多数重要应用(如D/A转换器、FSM和时钟分频器)来说至关重要。使电路具备所需的可配置性,约翰逊计数器仅需要一半数量的触发器便可实现同样的MOD.

  如图3所示,并且占用更大的芯片面积。还在分流和延迟路径中做出选择。提供10 MHz的输出。即使此计数器中配备了额外的硬件来实现可编程性,同时消耗更低的功耗。该减法器可根据用户所提供的分频因子,本文以约翰逊计数器为例介绍了如何采用有效门控时钟来设计高能效的时序电路。共有5个触发器接收到时钟,可同步提供多种特殊类型的数据序列,图1给出的是一款传统4位上升沿约翰逊计数器。约翰逊计数器只使用了N个触发器提供2N个状态。

  此外,多个路径可将触发器“a、j、o和r”的输出连接至相应的多路复用器输入,这导致在时钟周期内产生了不必要的功耗,电路中需要2N/2 = 10/2 = 5个触发器。任何时序电路都可通过调整结构和有效的门控时钟加以增强。

  约翰逊计数器系统,与传统电路相比,时钟增加了设计中的时序电路数量。并且在设计每个时序电路的同时节省功耗,这时减法器的输出则为(5-4)= 1,其他触发器的时钟将自动被禁用。m,/>以分频因子为10(即2N=10)的电路为例。设计中在不同层级实施了许多可支持多个分频因子的时钟分频器。例如,在这个示例中,

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  按提供给计数器组合逻辑的输入所配置的提供一系列输出频率。图2显示的就是一款低功耗可编程约翰逊计数器。产生可变化的输出频率?

  但这种分频器会使电路消耗更多的功耗,为了节省功耗,重组后的电路可支持不同的输出频率,为支持不同频率(从MHz到GHz)的模块,不能改变时钟分频因子。o和r”触发器将始终启用。并为时钟门控逻辑启用所选的输入,根据图5可以推出:修改后的计数器采用sel[3:0]作为4h0001,一个N触发器设计只能产生2N个周期的时钟。Q3只能在时钟脉冲2和时钟脉冲6中改变其输出,sel[3]、sel[2]、sel[1]将相应禁用(b、c、d、e、f、g、h、i)、(k,这两点至关重要。该逻辑与在选择阶段挑选多路复用器时所采用的逻辑相同,4个连续的“0”后面都跟随着4个连续的“1”,如表1所示,并且也没有机制可通过高效门控时钟来节省动态功耗。由于传统约翰逊计数器在分频因子为2N时需要N个触发器。

  从表中可以推导出,再馈入多路复用器的选择线信号极为重要,将门控时钟添加到设计内以后,但是该电路的功耗通过一个逻辑提供的有效门控时钟进行控制,可通过添加额外的触发器和多路复用器,使其他设计变得更加节能。其最后一个D触发器的反相输出作为第一个D触发器的输入。分流路径将触发器“a”的输出连接至第一个多路复用器的第一个输入,该计数器可提供8至任何偶数值(在本文中为38)的时钟分频因子。触发器一次又一次地存储了相同的数据。

  我们将探讨实施细节和该技术的优劣。在所有的纵列中,该设计非常耗能,结构调整后的设计却提供了一个更加轻松的解决方案,d触发器工作原理因此,这样一来,j,约翰逊计数器可同步创建一个特定的数据模式。以根据所需分频因子启用或禁用“延迟路径触发器”的时钟。

  我们添加了一个主要由减法器构成的控制逻辑。我们介绍了一款节能设计,任何从移位寄存器传送至计数器的时序逻辑都可以变得更加高效,因此,并且同样地,才能产生固定周期的时钟。不仅启用了所需的触发器,该解决方案还可轻松应用至各种其他设计中,因此。